Principal Engineer, Design Verification
📆 06 Aug 25
Salario Mínimo: No especificado
Salario Máximo: No especificado
Idiomas: Inglés
Categoría: Ingeniería / Técnica
Tipo de Contrato: Otro / No especificado
Jornada Laboral: Completa
Años de experiencia: 10 años
Nivel de Educación: Grado Universitario
Resumen
Ingeniero de Verificación de Diseño para liderar la verificación de diseños mixtos a nivel IP/SoC. Encargado de desarrollar testbenches con UVM o verificación formal, definir planes de verificación y cobertura, depurar GLS, colaborar con cosim y firmware, y liderar equipos de verificación en proyectos de ASIC/SoC. Ubicación Valencia o Reino Unido.
Detalles
Valencia
Sueldo anual bruto: No especificado
Jornada laboral: Completa
Tipo de contrato: Otro / No especificado
Años de experiencia: 10 años
Idiomas: Inglés
Nivel educativo: Grado Universitario
Aptitudes clave: Aptitudes clave: Verificación de IP/SoC; desarrollo de testbenches en UVM; verificación formal y cobertura; habilidades de debugging y scripting (Python, Tcl, Perl).
Categoría profesional: Ingeniería / Técnica