Activa - Comprobada hace 3h
Tipo de Contrato: Ind indefinido
Jornada Laboral: Completa
Modalidad: Híbrido
€
Salario anual bruto: No especificado
Años de experiencia: No especificado
Nivel Educativo: Grado Universitario
Idiomas: Inglés
Descripción del puesto
- Se busca ingeniero de verificación DMS para colaborar con arquitectos de sistema y diseñadores analógicos/digitales, desarrollando y ejecutando estrategias de verificación para SoCs de señal mixta. Impulsar la cobertura y validar modelos en múltiples niveles, desde RTL hasta esquemas.
- - Definir planes de verificación y estrategias de validación para DMS frente a DV, utilizando vManager.
- - Ejecutar regressions, medir coberturas funcionales y de código, y gestionar recursos y cronogramas.
- - Verificar la precisión de modelos conductuales frente a simulaciones a nivel de circuito y depurar a niveles RTL, gate y esquemático.
Requisitos clave
- - Formación universitaria en EE/Electrónica, Telecomunicaciones o informática (Grado/Máster).
- - Experiencia en verificación de RTL, gate y esquemático, y en GLS.
- - Conocimientos de SystemVerilog/Verilog y UVM; inglés C1; autorización de trabajo en la UE.
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