Activa - Comprobada hace 17h
Tipo de Contrato: Otro / No especificado
Jornada Laboral: Parcial
Modalidad: Remoto
€
Salario anual bruto: No especificado
Años de experiencia: 3
Nivel Educativo: Grado Universitario
Idiomas: Castellano,Inglés
Descripción del puesto
- Verificar ASIC/SoC de alto rendimiento usando constraint-random y cobertura, bajo UVM/SystemVerilog, desarrollando entornos de verificación y planes de prueba.
- - Definir estrategias de verificación y entornos de simulación para ASIC.
- - Desarrollar, mantener y publicar especificaciones de verificación y planes de prueba.
- - Analizar resultados de simulación, depurar errores y proponer mejoras para la cobertura.
Requisitos clave
- - Experiencia de 3–5 años en verificación de ASIC/SoC con UVM.
- - Dominio de SystemVerilog y C++, con experiencia en herramientas de simulación y cobertura.
- - Habilidades para identificar fallos, proponer soluciones y colaborar con equipos de diseño y arquitectura; dominio del inglés y español.
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